논리회로 시뮬레이터에 있어서 실행상태의 동적패턴 추출과 고속화

dynamic Pattern Abstraction of a Logic Circuit Simulator and Its speed UP

본 논문에서는 논리회로 시뮬레이션시 상태의 동적 보존과 재이용 방식을 개발하여 시뮬레이션시의 계산 효율성을 향상시킬 수 있는 방법을 제시하였다. VHDL을 비롯한 많은 하드웨어 기술언어(hardware description language)로 기술된 하드웨어를 시뮬레이션하기 위한 계산비용은 대단히 크며 많은 양의 계산을 필요로 한다. 이런 하드웨어 시뮬레이션시의 처리과정을 정밀하게 분석한 결과, 하드웨어의 기술 전체가 적당한 크기의 모듈로 분할되어 있으면, 각 모듈의 상태전이 (state transition)의 패턴은 그다지 많지 않은 것으로 나타났다. 따라서 패턴이 처음 발생했을 때 시뮬레이터에 동적으로 보존하여, 시뮬레이션 중에 같은 패턴이 반복될 경우 보존한 패턴을 이용함으로써 시뮬레이션에 필요한 계산을 대폭 감소시킬 수 있다는 것을 확인하였다. 본 논문에서는 몇 가지 시뮬레이션 사례연구를 통하여 본 방식의 유효성을 입증하였다.

This paper presents the methodolog~- to improve the computatIon efficiency of the simulation by developing the concept of the dynamic preservatIon and reurilization of the state transitions. The computation COst is emormous for the simulation of hardware described in hardware description languages including VHDL Analyzing the process of simulation precisely, we have found that the number of the pattems for the state transition is limited if the sizes of hardware modules are determined properly. The pattems are preserved dynamically when they appeared first, and are utilized in later simulation in order to reduce the simulation costs. In this study, the efficiency of the present method was verified using case studies for the simulation.