Synthesis of Multi-level Reed Muller Circuits using BDDs

BDD를 이용한 다단계 리드뮬러회로의 합성

This paper presents a synthesis method for multi-level Reed-Muller circuits using BDDs(Binary Decision Diagrams). The existing synthesis tool for Reed circuits, FACTOR, is not appropriate to the synthesis of large circuits because it uses matrix (map-type) to represent given logic functions, resulting in the exponential time and space in number of imput to the circuits. For solving this problems, a syntheisis method based on BDD is presented. Using BDDs, logic functions are represented compactly. Therefor storage spaces and computing time for synthesizing logic functions were greatly decreased, and this technique can be easily applied to large circuits. Using BDD representations, the proposed method extract best patterns to minimize multi-level Reed Muller circuits with good performance in area optimization and testability. Experimental results using the proposed method show better performance than those using previous methods〔2〕. For large circuits of considering the best input partition, synthesis results have been improved.

본 논문에서는 BDD(Binary Decision Diagrams) 를 이용한 다단계 리드뮬러회로 합성 방법을 제시한다. 기존의 다단계 노리 합성 도구인 FACTOR에서는 논리 함수를 입력 분 할에 의해 맵 형태의 행렬로 표현하고 행렬 연산을 통해 다단계 회로를합성한다. 이 방법은 논리 합성의 입력으로 맵을 사용하기 때문에 입력 수에 따라 기억 공간이 지수 적으로 중가하고 이에 비례하는 연산 시간에 필요하게 되어 대규모 회로에서 잘 동작 되지 않는다. 이러한 단점을 해결하기 위해 기존의 방법과는 다른 새로운 시도로서 BDD 표현에 의해 최선의 패턴을 선택하므로 최소화된 다단계 리드뮬러회로를 구현한다. 본 논문에서 제시한 방법을 사용한 benchmark 회로의 실험 결과, 대부분의 회로에서 기존의 결과(2)에 비해 개선된 결과를 보인다. 특히, 대칭 함수에 대해서는 최적에 가까운 결과를 보인다. 대규모 회로에서 합성 결과를 개선하기 위해 최선의 입력 분할을 고려하므로 기존의 결과보다 개선된 결과를 얻었다.