파이프라인 방식의 ASIC 데이타 경로를 위한 무어 및 밀리식 시간 정지형 콘트롤 러의 자동 합성

Automated Synthesis of Moore and Mealy-model Time-stationary Controllers for Pipelined Data Path of Application Specific Integrated Circuits

본 논문은 파이프라인 방식의 ASIC 데이타 경로를 제어하기 위한 무어 및 밀리식 의 시간 정지형 콘트롤러에 관한 연구이다. 조건분기(conditional branches)를 가진 데이타흐름도로 부터 무어 및 밀리식의 유한상태기(finite state machine) 콘트롤러 를 합성하는 방법을 소개한다. 콘트롤 합성은 콘트롤 명세서의 작성과 유한상태기의 합성으로 구성된다. 콘트롤 명세서를 작성하기 위한 과정들을 통해 상태표(state table)의 형태로 표현되는 유한상태기의 내역이 작성된다. 이 유한상태기를 여러 가지 다른 방식의 분할 과정과 축소화 과정을 거쳐 최소 면적을 가진 콘트롤러가 합성된다. 실험을 통해 두가지 콜트롤 방식의 특성을 비교하며 또한 두 모델의 비용과 성능의 영향 관계를 보여준다.

In this paper we discuss Moore and Mealy-model Time-stationary control schemes of pipelined data paths of Application Specific, Integrated Circuits (ASICs). We developed a method to synthesize both a Moore and a Mealy-style Finite State Machine(FSM) controller specifications given a pipelined data path with conditional branches. The control synthesis task consists of the generation of control specification and the FSM synthesis. The control specification procedure generates a FSM specification in the form of a state table. The different partitioning schemes are applied to each FSM controller so as to minimize the total area. Experimental results show the characteristics of the two different control styles and the effects of these two models on cost and performance.