클럭주파수 합성방식을 이용한 디지틀 주파수 합성기의 구성 및 성능에 관한 연구

A Study on the Implementation and Performance Analysis of the Digital Frequency Synthesizer Using the Clock Counting Method

본 논문에서는 종래의 위상누적방식을 이용한 디지털 주파수합성기의 성능을 향상시키기 위해, 클럭주파수합성방식의 디지털 주파수합성기를 설계하고 제작하였다. 고정된 시스템 클럭주파수를 가지고 위상초기치를 가변, 누적시키는 위상 누적방식과는 달리, 클럭주파수 합성방식에서는 PLL을 사용하여 클럭주파수를 가변합성하였고, 이를 N진 계수기의 입력으로 사용하여 고정된 위상 누적치를 갖게 하였다. 성능실험결과 기존의 위상누적방식에서 나타났던 주기적인 출력왜곡현상이 발생하지 않게되어,양자화 불요잠음의 발생이 줄어들었으나, 위상누적방식보다 동일한 설계조건에서 출력대역폭이 계수기의 계수상태에 반비례하여 좁아졌고, PLL을 사용하기 때문에 회로구성이 복잡해졌다.

In this paper, the digital frequency synthesizer with the clock ccunting method is designed and implemented to increase the performace of the digital frequency synthesizer with pahse accumulating method which was developed before. Unlike an phase accumulating method, clock countind method is supplied a continually changeable clock frequency with PLL(Phase Locked Loop) and allocated a fixed phase step with N-ary counter. Form the experimenta results, it is confirmed that any periodic distorition phenomena are disappeared, and truncation harmonics are more reduced. But the output bandwidths are decreased in inverse proportion to the counter counting number and the circuits are somewhat complex than phase accumulating method.