Characteristic Graph를 利用한 組合論理回路의 故障診斷

This paper describes test-pattern generation and it;s sequence for fan out-free Combinational logic network with multiple faults. The method for detecting multiple faults, in systematic way, is established by using characteristic graphs. This method is applied even in the case of fan out-reconvergent combinational logic networks. In this case, the network is decomposed into a set of fan out-free sybnetworks so as to use the characteristic graphs, and minimal test patterns are generated seperately. The each test set is combined and the test pattern for fan out-reconvergent networks are derived. According to corresponding characteristic graph, additional test patterns to detect multiple faults are simply derived.

Digital 回路에서의 고장을 검출하기 위해서는 적당한 信號를 入力단자에 加하여 出力端子에서 그 異狀有無를 判別하게 되는데 이때 印加되는 信號 즉 test pattern의 數는 組合論理回路인 경우 入力變數가 n이라 할때 그 최대값은 2n 이 된다. 따라서 入力變數가 증가함에 따라 test pattern의 數는 급격히 증가하게 된다. 고장검출을 용이하게 하기 위해서는 가능한 한 最小의 test가 필요하게 된 다. 이 test pattern을 生成하는 방법에는 pandom test pattern生成法 등의 확율논 적인 方法[9], 一次元經路活性化法[6] Boolean Difference등과 같은 해석적인 방법 [7], D-Algorithm등과 같은 방법[4] 등이 있다. 또 Berger등은 分岐가 존재하지 않을 때, test pattern의 下限値를 정해주었으며 [6], 또 單一故障일 경우의 fault locating test를, 故障表를 사용하지 않고 그래프적인 方法으로 회로구조로 부터 직접 구하였다. [6].