PSEUDO 입력에 의한 조합론리회로의 다중고장검출

본 논문에서는 다중출력조합논리회로에서 모든 다중영구고장을 검출하기 위한 Test set를 생성하는 Algorithm을 제안한다. 여기에서 제안한 Algorithm은 다중출력회로의 경로 중복회로부분을 개념적으로 절단하여 이 부분회로를 한 line 으로 간주하면 원회로의 pseudo 입력 line으로 되어, 경로중복회로의 Test pattern과 pseudo 입력을 포함한 각 출력회로의 Test pattern을 합성하여 전체회로의 Test pattern을 구한다. 이러한 pseudo 입력의 개념에 check point의 상태변수와 초기입력으로 회로의 상태를 나타내는 Cause-effect equation을 도입하여 계산적인 방법으로 유도한다.

In this paper, an algorithm for generating the test set to detect all multiple stuck-at-faults in multiple-output combinational logic network is presented. The algorithm represented here is the procedure to generate the test patterns by following steps; First, the circuits constituted with the overlapped paths in the multiple output circuit are conceptionally considered as lines and it is the pseudo-input lines of the multiple output circuit. Next, the test patterns of the overlapped-path circuits and those of the output circuits contained the overlapped-path circuits are generated. The Algorithm is derived from the conception of pseudo inputs by using the cause effect equation. And it is shown that the test patterns can be generated by simple procedure than other methods and the procedure of generating minimum test patterns is derived.