A Simplified Two-Step Majority-Logic Decoder for Cyclic Product Codes

순환 곱 코드의 간단한 두 단계 다수결 논리 디코더

In this paper, A decoder for the product of the (7, 4) cyclic code and the (3, 1) cyclic code was designed with less majority gates than other ordinary two-step majority-logic decoder using the same codes, then it was constucted in simple sturucture as a result of the use of a ROM as a mojority gate. It took 42 clock pulses to correct a received word(or 21bits) entirely. And so the decoding time in this decoding was multiplied by a factor of about 0.7 relative to the decoding time in the previous decoding in which two decoders and two-demensional word arrays were used together.

本 論文에서는 (7, 4) 循環코드와 (3, 1) 循環 코드의 곱의 디코더가, 같은 코드를 使用하는 보통의 다른 두 段階 多數決 理論 디코더에 비해서, 적은 수의 多數決 게이트들을 使用하도록 設計되었고, 多數決 게이트로서 ROM(read only memory)을 使用한 結果로 디코더는 간단한 構造로 製作되었다. 한 개의 受信語(혹은 21bits)을 完全히 安定시키는데 42개의 클럭 펄스가 經過하였다. 그래서 이 디코딩은 두 개의 디코더들과 二次元 語의 配列을 함께 使用한 從來의 디코딩에 비해서 디코딩 時間이 약 0.7배가 되었다.