대한전자공학회논문지 (Journal of the Korean Institute of Telematics and Electronics)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

Bit-map 방식에 의한 설계규칙 검사

A Design Rule checker Based on Bit-Mapping

  • 어길수 (한국과학기술원 전기 및 전자공학과) ;
  • 김경태 (한국과학기술원 전기 및 전자공학과) ;
  • 경종민
  • Eo, Gil-Su (Dept. of Electrical Eng. and Electronic Eng., Korea advanced Institute of Science and Technology) ;
  • Kim, Gyeong-Tae (Dept. of Electrical Eng. and Electronic Eng., Korea advanced Institute of Science and Technology) ;
  • Gyeong, Jong-Min
  • 발행 : 1985.03.01
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초록

NMOS IC layout에서 직사각형 도형의 갯수에 비례하는 검사시간을 소모하는 설제규칙 검사의 알고리즘의 제안되고 그것에 의한 program이 개발 되었다. 일반적인 설계규칙 검사 algorithm의 시간소모는 0(nlogn) 혹은 0(n**1 . 2)에 비례하는데 반하여 (n은 직사각형 도형의 갯수) 이 논문에서는 pattern의 DF(direct format) data와 bit-map plane을 연관 지음으로써 0(n)에 비례하는 시간소모를 달성 할 수 있었다.

This paper describes a DRC (Design Rule Check) algorithm and its program implement-ation which requires CPU time linearly proportional to the number of rectangular patterns n the NMOS If layout. While the CPU time for conventional DRC algorithm is proportion-al to 0(nlogn) or 0(n**1.2), (n:number of rectangles it was shown that the present also-rithm only consumes CPU time linearly proportional to 0(n).

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