Acknowledgement
이 논문은 2023년도 BK21 FOUR 정보기술 미래인재교육연구단에 의하여 지원되었음. 본 연구는 IDEC에서 EDA Tool을 지원받아 수행하였습니다. 이 논문은 2023년도 정부(과학기술정보통신부)의 재원으로 정보통신기획평가원의 지원을 받아 수행된 연구임 (No. 2020-0-01840, 스마트폰의 내부데이터 접근 및 보호 기술 분석)
Annual Conference of KIPS (한국정보처리학회:학술대회논문집)
- 2023.05a
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- Pages.239-241
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- 2023
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- 2005-0011(pISSN)
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- 2671-7298(eISSN)
DOI QR Code
A Study on Efficient Hardware Design of Digital Signature Algorithm for Post-Quantum Cryptography SPHINCS+
PQC SPHINCS+ 전자 서명 알고리즘의 효과적인 하드웨어 설계에 관한 연구
- Yongseok Lee (Dept. of Electrical and Computer Engineering and Inter-University Semiconductor Research Center(ISRC), Seoul National University) ;
- Cansu Karakuzu (Dept. of Electrical and Computer Engineering and Inter-University Semiconductor Research Center(ISRC), Seoul National University) ;
- Yunheung Paek (Dept. of Electrical and Computer Engineering and Inter-University Semiconductor Research Center(ISRC), Seoul National University)
- Published : 2023.05.18
Abstract
본 논문은 통신 시스템에 주로 사용되는 디지털 전자 서명 알고리즘 중 양자 내성 암호인 SPHINCS+ 알고리즘에 대한 효과적인 하드웨어 설계 방안에 대한 연구이다. SPHINCS+ 알고리즘은 해시 함수 기반 알고리즘으로, 많은 횟수의 해시 함수가 반복해서 사용된다. 해시 함수를 가속 연산해도, 그 횟수가 크기 때문에 SPHINCS+ 알고리즘은 다른 전자 서명 알고리즘보다 하드웨어 설계 후 큰 latency 를 가지는 특징이 있다. 이를 극복하기 위해 SPHINCS+ 알고리즘에서 사용되는 해시 함수들을 면밀하게 분석한다. 그 결과 같은 해시 함수에 대해서도 입출력 데이터 크기가 다양하게 변화하고, 서로 다른 데이터 플로우를 가지는 그 세부 차이점들을 파악하여, 이를 접목한 하드웨어 설계에 대해 논의한다.
Keywords