Proceedings of the Korea Information Processing Society Conference (한국정보처리학회:학술대회논문집)
- 2015.04a
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- Pages.934-937
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- 2015
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- 2005-0011(pISSN)
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- 2671-7298(eISSN)
DOI QR Code
High-Perlormance VLSI Architecture of HEVC CABAC Decoder by Multi-Parallel Algorithm
병 렬 알고리즘에 의한 H.265/HEVC CABAC 디코더의 고성능 구조
- Kim, Gi-Yeong (Dept of Information and Communications Engineering, Myongji University) ;
- Bae, Jong-Woo (Dept of Information and Communications Engineering, Myongji University)
- Published : 2015.04.22
Abstract
본 논문은 비디오 디코더의 병목현장을 해결하고 대량의 데이터를 처리할 수 있는 다중병렬처리방식의 HEVC CABAC 디코더를 소개한다. CABAC 디코더를 병렬화한 하드웨어 VLSI구조를 설계하여 크기 대비 높은 처리량이 나오는지를 설계 및 분석결과를 통해 연구결과를 도출하는 게 본 논문의 목적이다. CABAC 디코더 내부 module(산술 디코더, 문맥 모델러, 역이진화기) 1개에서 4개까지의 병렬화를 분석한 결과 4개의 병렬화를 했을 때가 크기 대비 처리량이 가장 높다는 것을 알 수 있었다. 또한 내부 module 4개를 병렬화한 CABAC 디코더 4개를 병렬화하여 slice 단위로 나눠진 프레임 1개를 한 번에 처리하는 방식을 채택하였다. 본 논문에서는 각 CABAC 디코더의 내부 module 4개를 병렬화하고, 병렬화한 CABAC 디코더 4개를 다시 병렬화하는 하드웨어 구조를 사용한다.
Keywords