Proceedings of the Korea Information Processing Society Conference (한국정보처리학회:학술대회논문집)

  • 2013.11a
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  • Pages.1506-1509
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  • 2013
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  • 2005-0011(pISSN)
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  • 2671-7298(eISSN)
Korea Information Processing Society (한국정보처리학회)
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The Hardware Design of Effective In-loop Filter for High Performance HEVC Decoder

고성능 HEVC 복호기를 위한 효과적인 In-loop Filter 하드웨어 설계

  • Park, Seungyong (Graduate School of Information and Communication, Hanbat National University) ;
  • Cho, Hyunpyo (Graduate School of Information and Communication, Hanbat National University) ;
  • Park, Jaeha (Graduate School of Information and Communication, Hanbat National University) ;
  • Kang, Byungik (Medical IT Engineering, Konyang University) ;
  • Ryoo, Kwangki (Graduate School of Information and Communication, Hanbat National University)
  • 박승용 (한밭대학교 정보통신전문대학원) ;
  • 조현표 (한밭대학교 정보통신전문대학원) ;
  • 박재하 (한밭대학교 정보통신전문대학원) ;
  • 강병익 (건양대학교 의료IT공학과) ;
  • 류광기 (한밭대학교 정보통신전문대학원)
  • Published : 2013.11.08
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Abstract

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.

Keywords