컴퓨터 생성 홀로그램의 고속 병렬 연산을 위한 연산방식 및 하드웨어 구조

Methodology and its Hardware Architecture for High-speed Parallel Computation of Computer Generated Hologram

본 논문에서는 연산에 의해 디지털 홀로그램(computer-generated hologram, CGH)을 생성할 때 많은 계산량으로 속도가 지연되는 문제를 해결하기 위해 연산식을 수정하고 이를 하드웨어로 구현한다. 기존에 제시된 CGH 연산 알고리즘에 비해 제안한 알고리즘은 디지털 홀로그램의 완벽한 병렬처리가 가능하게 하여 속도지연의 문제를 해소한다. 구현 결과 하드웨어가 주어진다면 최대 3사이클에 한 광원으로부터의 홀로그램성분 전체를 연산할 수 있고, 파이프라인 기법을 사용하면 두 사이클의 지연시간 후 매 사이클마다 한 광원에 대한 홀로그램 연산결과를 얻을 수 있다.