한국정보처리학회:학술대회논문집 (Proceedings of the Korea Information Processing Society Conference)

한국정보처리학회 (Korea Information Processing Society)
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고속 곱셈연산을 위한 저 전력 4-2 compressor 설계

Design of a low-power 4-2 compressor for fast multiplication

  • 이성태 (강원대학교 전자공학과) ;
  • 김정범 (강원대학교 전자공학과)
  • Lee, Sung-Tae (Dept. of Electronics Engineering, Kangwon National University) ;
  • Kim, Jeong-Beom (Dept. of Electronics Engineering, Kangwon National University)
  • 발행 : 2009.11.13
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초록

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 저 전력 특성을 갖는 4-2 compressor 구조를 제안한다. 제안한 회로는 한 개의 전가산기와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 14개 감소하였으며, 6.3%의 전력소모가 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

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