FPGA board를 통한 시스템 검증용 1D-CZP 패턴의 구현

Implemention of ID-CZP pattern for system verification through FPGA board

본 논문에서는 알고리즘의 테스트 패턴중 하나인 1D-CZP패턴의 하드웨어 구현을 제안한다. FPGA를 통한 알고리즘 검증 시 센서로부터 받아들이는 정보로만은 알고리즘의 완벽한 장상작동 유무를 판단하기 어렵기 때문에, 내부 패턴 Generator를 사용하여 센서의 정보와 함께 알고리즘의 정상작동 유무를 판단하게 된다. 본 논문은 필터의 주파수 특성 판단에 용이하며, 입력이 랜덤한 특징을 가지는 1D-CZP패턴을 ROM Table형태로 구현하며, 구현 시 사용되는 Modulus연산을 효율적으로 수정함으로, 하드웨어 사이즈가 작아진 1D-CZP패턴을 제안한다.

In this paper, we propose the 1D-CZP pattern for FPGA verification. The algorithm that was implemented by Verilog-HDL on FPGA board is verified before the chip is producted. Input through the external sensor might not be enough to verify the algorithm on FPGA board. Hence, both external input and internal input can lead the verification of the algorithm. This paper suggests the hardware implementation of compact 1D-CZP pattern that has the random input. It is useful to analyze the characteristics of the filter frequencies and organized as ROM Table which is efficient to Modulus operation.