Proceedings of the Korean Institute of Information and Commucation Sciences Conference (한국정보통신학회:학술대회논문집)

The Korea Institute of Information and Commucation Engineering (한국정보통신학회)
권호 표지

A Design of Low-power/Small-area Divider and Square-Root Circuits based on Logarithm Number System

로그수체계 기반의 저전력/저면적 제산기 및 제곱근기 회로 설계

  • Kim, Chay-Hyeun (School of electronic Eng., Kumoh National Institute of Technology) ;
  • Kim, Jong-Hwan (School of electronic Eng., Kumoh National Institute of Technology) ;
  • Lee, Yong-Hwan (School of electronic Eng., Kumoh National Institute of Technology) ;
  • Shin, Kyung-Wook (School of electronic Eng., Kumoh National Institute of Technology)
  • 김채현 (금오공과대학교 전자공학부) ;
  • 김종환 (금오공과대학교 전자공학부) ;
  • 이용환 (금오공과대학교 전자공학부) ;
  • 신경욱 (금오공과대학교 전자공학부)
  • Published : 2005.10.28
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Abstract

This paper describes a design of LNS-based divider and square-root circuits which are key arithmetic units in graphic processor and digital signal processor. To achive area-efficient and low-power that is an essential consideration for mobile environment, a fixed-point format of 16.16 is adopted instead of conventional floating-point format. The designed divider and square-root units consist of binary-to-logarithm converter, subtractor, logarithm-to-binary converter. The binary to logarithm converter is designed using combinational logic based on six regions approximation method. As a result, gate count reduction is obtained when compared with conventional lookup approack. The designed units is 3,130 gate count and 1,280 gate count. To minimize average percent error 3.8% and 4.2%. error compensation method is employed.

본 논문에서는 그래픽 프로세싱 분야와 디지털 신호 처리 분야에 응용될 수 있는 로그수체계(Logarithm Number System; LNS) 기반의 제산기와 제곱근기를 설계하였다. 설계된 제산기와 제곱근기는 부동소수점 대신 16.16의 고정소수점 방식을 사용하여 모바일 환경에서 저전력/저면적으로 동작하도록 하였다. 설계된 제산기와 제곱근기는 이진수-로그 변환기, 감산기, 로그-이진수 변환기 등으로 구성되어 있다. 특히, 이진수-로그 변환시 룩업테이블(Look Up Table; LUT)을 사용하지 않고 6-영역의 근사화 방법을 이용한 조합회로로 구현함으로써, 기존의 룩업테이블로 구현한 방식에 비해 게이트 수가 감소되도록 하여, 제산기 3,130, 제곱근기 1,280 게이트로 구현되었다. 연산정밀도를 높이기 위해 에러 보상방법을 적용하였으며 연상 정밀도 분석결과 평균 퍼센트 에러가 가각 3.8% 와 4.2%로 평가되었다.

Keywords