A Improved High Performance VCDL(Voltage Controled Delay Line)

향상된 고성능 VCDL(Voltage Controled Delay Line)

Since the speed of operation in the system has been increasing rapidly, chips should have been synchronized. Then, synchronized circuits such as PLL (Phase Locked Loop), DLL (Delay Locked Loop) are used. VCO (Voltage Controled Oscillator) generated a frequency in the PLL has disadvantage such as jitter accumulation. On the other hands, VCDL (Voltage Controled Delay Line) used at DLL has an advantage which has no jitter accumulation. In this paper, a new and improved VCDL structure is suggested.

최근의 system 내에서 동작속도가 급속히 증가함에 따라 단일 chip 내에서도 각부분의 clock 동기의 필요성이 요구되고 있다. 이러한 요구를 만족시키기 위해 PLL (Phase Locked Loop) 흑은 DLL (Delay Locked Loop)과 같은 clock를 동기 시켜 주는 회로가 사용되고 있다. PLL 내에서 주파수를 발생시키는 VCO (Voltage Controled Oscillator)는 jitter의 축적과 higher order system으로 인한 unstable한 특성과 설계하기 어렵다는 단점이 있다. 반면에 DLL에서 사용되는 VCDL (Voltage Controled Delay Line)은 first order system으로 동작이 stable하고 설계하기 쉬우며, no jitter의 장점을 가지고 있다. 본 연구에서는 기존의 VCDL의 단점을 개선하여 보다 안정적인 동작을 하는 VCDL을 제안하고자 한다.