MPEG-4 CODEC용 디블로킹 필터 회로 설계

Design of a Deblocking Filter Circuit for MPEG-4 CODEC

본 논문에서 기술하고 있는 디블로킹 필터는 ISO/1EC 14496-2 의 디블로킹 필터링 알고리즘[1][2]을 기반으로 한다. 한 개의 레지스터 뱅크를 이용한 효율적인 데이터 스케줄링을 통해 면적과 전력 측면에서 디블로킹 필터를 사용함으로써 생기는 오버헤드를 최소화 시켰으며, CIF 급 영상을 27MHz 동작주파수에서 실시간으로 처리할 수 있도록 설계 하였다. 0.25㎛ Standard Cell Library 로 합성한 결과 총 9800 게이트로 구성 되었으며, 외부 메모리의 도움 없이 동작 시키기 위해 4.4KByte의 버퍼가 사용되었다.