An Efficient index Addressing Method Implementation for FFT system

FFT 시스뎀을 위한 효율적인 인덱스 어드레싱기법 구현

본 논문은 radix-2 FFT를 파이프라인 기법으로 구현할때의 성능 향상을 위한 메모리 어드레싱기법에 대한 새로운 구조를 제안하고자 한다. Fast Fourier Transform(FFT) 프로세서의 속도 및 성능은 파이프라인 싸이클과 클럭에 좌우되므로, 동시에 병렬로 처리하기 위한 입력 데이타에 access 하기 위해 사용되어지는 기존의 메모리 어드레싱 기법은 지연문제로 인해 FFT 프로세서 성능 저하의 원인이 된다. 이 기법은 정확한 메모리 뱅크를 선택하기 위한 주소부 패러티 체크가 필요 없으므로 수행 속도를 빠르게 하고, ROM에 저장된 Coefficient의 실수부와 허수부의 상호교환특성을 이용하여 Coefficient ROM을 반으로 줄일 수 있다. 이 논문에서 제안된 구조는 VHDL을 사용하여 설계하였고, 설계된 회로를 시뮬레이션 및 합성시켰다.