융합신호처리학회 학술대회논문집 (Proceedings of the Korea Institute of Convergence Signal Processing)

한국융합신호처리학회 (The Korea Institute of Convergence Signal Processing)
권호 표지

fullcustom $0.35\mu m $ CMOS 공정을 이용한 16*16 bit 고속 승산기의 설계

Design of fast 16-bit multiplier with $0.35\mu m $ CMOS technology

  • 박현규 (부경대학교 전자공학과) ;
  • 신현철 (부경대학교 전자공학과) ;
  • 김종진 (부경대학교 전자공학과)
  • 발행 : 2000.12.01
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초록

각종 범용 컴퓨터 및 디지탈 신호처리에서 중요한 역할을 하는 16비트 정수형, 2의 보수 형태의 곱셈연산을 수행하기 위한 고속 승산기구조를 설계하고 시뮬레이션 하였다. 부분곱을 합하는 부분은 일반적으로 전체 곱셈기 처리 지연시간의 절반정도를 차지하므로 이 부분의 설계방법이 곱셈기의 궁극적인 속도향상에 직접적인 영향을 미친다. 부분곱의 개수를 줄이기 위하여 Booth encoder를 사용하였고, partial product(부분곱)의 덧셈시간을 줄이기 위하여 4:2 CSA(can save adder)와 3:2 CSA로 CSA tree를 구성 하였으며, 최종결과는 carry look- ahead tree로 얻어진다. Hyundai CMOS 0.35$\mu\textrm{m}$ 1-poly 4-metal 공정으로 layout하여 설계하였으며, 곱셈시간은 2.7ns(tipical case)이하로 측정되었다.

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