Performance Improvement Analysis of DS-CDMA Systems Employing a Partial Multistage Interference Canceller with Timing and Phase Errors

칩 동기 에러와 위상 에러가 존재하는 환경에서 부분 다단 간섭제거기를 채용하는 DS-CDMA 시스템의 성능 개선 분석

본 논문에서는 불완전 동기(Imperfect Synchronization)로 인한 칩 동기 에러(timing errors)와 위상 에러(phase errors)를 고려 하여 비동기(Asynchronous) DS-CDMA 시스템의 성능을 이론적으로 분석하였다. 성능 개선 기법으로는 다단 간섭제거기 (Multistage PIC)와 부분 다단 간섭제거기(Partial Multistage PIC)를 채용하였고 칩 동기 에러와 위상 에러가 두 간섭제거기의 간섭제거능력에 미치는 영향의 정도를 정량적으로 분석하였다. 성능분석 결과로부터 칩 동기 에러와 위상 에러로 인한 1단(no cancellation)에서의 성능 열화가 각 단의 상관기 출력(decision statistic)에 영향을 줌으로써 다단 간섭제거기와 부분 다단 간섭제거기의 성능 개선폭을 감소시켰다. 그렇지만, 불완전 동기에도 불구하고 단(stage) 수가 증가할수록 두 간섭제거기 모두 강한 간섭제거능력을 보였다. 실제 시스템에서는 성능 개선과 구현상의 복잡도를 동시에 고려해야하므로 다단 간섭제거기 보다 구조가 간단하고 계산량이 적은 부분 다단 간섭제거기의 활용도가 높아질 것이 예상된다.