Implementation of Radix-2 structure to reduce chip size

Chip면적 감소를 위한 Radix-2구조 구현

Viterbi decoder is implemented with a Radix-4 architecture at 0.5$\mu\textrm{m}$ process even though the delay time of standard tell is big and it causes a bigger chip size. As process develops, the delay time of standard cells is getting smaller. Therefore, the requirement of speed and chip size is satisfied by using Radix-2 algorithm to implement Viterbi decoder.

0.5$\mu\textrm{m}$ 공정에서는 사용된 Library Cell들의 지연 시간이 커 면적 증가라는 문제를 앉고 있지만, Radix-4 알고리즘의 아키텍쳐를 수용하여 극복할 수 있었다. 그러나 공정 기술의 발달로 인한 Library Cell 자체의 속도 증가에 따라 다시 Radix-2 알고리즘을 수용하여 속도와 면적에 관한 요구를 모두 충족할 수 있게 되었다.